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如何改善開關電源電路的EMI特性?
文章来源:永阜康科技 更新时间:2019/7/4 10:51:00
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潘波 
張順平 
張代明 
姚紅霞 
開關式電源設計發展趨勢是小型化。開關電源小型化設計中,提高開關頻率可有效提高電源的功率密度。但隨著開關頻率提升,電路電磁幹擾(EMI)問題使電源工程師面臨了更大的挑戰。本文以反激式開關拓撲爲例,從設計角度,討論如何降低電路EMI。
 
为提高開關電源的功率密度,电源工程师首先想到的办法是选择开关频率更高的MOSFET,通过提高开关速度可以显著地减小输出滤波器体积,从而在单位体积内可实现更高的功率等级。但是随着开关频率的提高,会带来EMI特性的恶化,必须采取有效的措施改善电路的EMI特性
 
開關電源的功率MOSFET安装在印制电路板上,由于印制电路板上MOSFET走线和环路存在杂散电容和寄生电感,开关频率越高,这些杂散电容和寄生电感更加不能够忽略。由于MOSFET上的电压和电流在开关时会快速变化,快速变化的电压和电流与这些杂散电容和寄生电感相互作用,会导致电压和电流出现尖峰,使输出噪声明显增加,影响系统EMI特性。
 
 
 
由1-1和1-2式可知,寄生电感和di/dt形成电压尖峰,寄生电容和dv/dt形成电流尖峰。这些快速变化的电流和关联的谐波在其他地方产生耦合的噪声电压,因此影响到開關電源EMI特性。下面以反激式开关拓扑为例,对降低MOSFET的dv/dt和di/dt措施进行介绍。
 
图 1 MOSFET噪声源
 
1、 降低MOSFET的dv/dt
 
图 2 MOSFET等效电路
 
我們關注的是MOSFET特性以及影響這些特性的寄生效應:
 
 
 
1-3中,Rg和Cgd越大,dv/dt越低。1-4中,Coss越低,dv/dt越高。在MOSFET選型中,MOSFET的Coss、Ciss、Crss參數特性,影響開關尖峰大小。
 
從上述分析中可知,我們可以通過提高MOSFET寄生電容Cgd、Cgs、Cds和增大驅動電阻值Rg來降低dv/dt。
 
 
图 3 降低MOSFET的dv/dt措施
 
可以采取以下有效措施:
 
較高的Cds可以降低dv/dt並降低Vds過沖;但是較高的Cds會影響轉換器的效率。可以使用具有較低擊穿電壓和低導通電阻的MOSFET(這類MOSFET的Cds也較小)。但是如果考慮噪聲輻射,則需要使用較大的諧振電容(Cds)。因此提高Cds則需要權衡EMI和效率兩者的關系;
 
較高的Cgd實質上增加了MOSFET在米勒平台的持續時間,可以降低dv/dt。但這會導致增加開關損耗,從而降低MOSFET效率並且會提高其溫升。提高Cgd,需要驅動電流也會大幅增加,驅動器可能會因瞬間電流過大而燒毀;建議不要輕易添加Cgd;
 
在柵極處添加外部Cgs電容,但很少使用此方法,因爲增加柵極電阻Rg相對更簡單。效果是相同的。
 
總結:
圖3總結爲降低MOSFET的dv/dt措施總結。MOSFET內部寄生參數(Cgd和Cds)較低時,就可能有必要使用外部Cgd和Cds來降低dv/dt。外部電容的範圍爲幾pF到100pF,這爲設計人員提供這些寄生電容的固定值進行參考設計。
 
2、 降低電路中di/dt
 
 
图 4 降低MOSFET的di/dt措施
 
图4 MOSFET驱动阶段中存在的各个di/dt部分产生两种效果:
 
G極、D極、S極處的雜散電感引起的噪聲電壓
 
初級大環路的噪聲電壓
 
可通過下面措施進行改進:
 
增加高頻電容減小環路面積
 
我們可以采取措施減小高頻電位跳變點的PCB環路面積。增加高頻高壓直流電容C_IP是減少PCB環路面積和分離高頻和低頻兩個部分回路有效措施。
 
合理增加磁珠抑制高頻電流
 
爲了額外降低di/dt,可以在電路中增加已知的電感,以抑制高頻段的電流尖峰和振蕩。已知的電感與雜散電感串聯,所以總電感值在設計者已知的電感範圍內。鐵氧體磁珠就是很好的高頻電流抑制器,它在預期頻率範圍內變爲電阻,並以熱的形式消散噪聲能量。

 

 
3、 推薦測試方案
 
正確使用和選擇測量儀器和測量方法有助快速定位問題根源。調試時采用PWR2000W變頻電源提供輸入電壓,在被測試電路出現異常時可以及時保護電路。普通測試探頭容易引入額外寄生電感,造成噪聲在普通探頭中形成反射,引起振蕩,會給測量引入不確定因素。采用我司推出的ZP1500D高壓差分探頭,其輸入阻抗高達10MΩ,CMRR可達80dB以上,適合直接對MOSFET測量。ZDS4000系列示波器爲數據挖掘型示波器,具有500M模擬帶寬和512M存儲深度,完全滿足深度噪聲測量需求。圖5爲推薦參考測試方案框圖。
 
图 5 MOSFET噪声测试方案
 
MOSFET電流測試波形圖
 
如圖5,在G極、S極和RCD電路中分別添加鐵氧體磁珠進行優化。使用電流探頭ZCP0030和ZDL6000示波記錄儀進行測量。在輸入110VAC/輸出100VDC@8A條件下,優化後(通道2藍色)比優化前(通道1紅色),電流尖峰和振蕩明顯降低。
 
图 6 电流尖峰优化前后对比
 
MOSFET電壓測試波形圖
 
在MOSFET的DS極兩端並510pF高壓電容,測試Vgs和Vds,優化後比優化前的電壓尖峰小30V左右,有效降低電壓尖峰,有助與減少EMI。
 
图 7 电压尖峰优化前
 
图 8 电压尖峰优化后
 
4、 小結
在電路的關鍵節點增加電容、磁珠以及在MOSFET外接Cds、增大Rgon等,是降低MOSFET電壓尖峰和電流尖峰的有效措施,從而改善電路EMI性能。此外合適的測量儀器設備是電源工程師快速定位問題必不可少的工具,通過科學的測量方法和有效的改善手段,可使低噪高功率密度電源産品快速成型。
 
 
 
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